文╱勀傑科技團隊
在先進封裝（Advanced Packaging）與3D IC技術快速發展下，TSV（Through-Silicon Via, 穿矽通孔）已成為高效能晶片整合的核心技術。然而，TSV內部的孔洞缺陷（voids），仍是影響產品良率與長期可靠度的關鍵因素之一。
本文將從製程機制、物理影響到分析技術，全面解析TSV voids問題，並提供工程實務上的改善與檢測策略。
一、什麼是TSV Void？孔洞缺陷本質解析
TSV voids本質上為「填孔金屬不連續」或「界面層不連續」所形成的微結構缺陷，常見形式包括：
- 中央孔洞（center void）
- 縫狀缺陷（seam void）
- 界面空洞（interfacial void）
這些缺陷可能存在於：
- 金屬填孔內部
- barrier/liner界面
- IMC（金屬間化合物）區域
二、TSV孔洞缺陷的五大關鍵成因
1. 電鍍填孔（electroplating）機制失衡
TSV 常用 Cu 電鍍填孔。若 電鍍在孔洞開口處的成長速度 > 孔內部，會先在孔口「封口」形成 pinch-off，把孔內電解液/氣體困住，最後留下 中心孔洞或長條縫（seam void）。
造成「孔洞開口處成長更快」的常見原因：
- 添加劑（accelerator / suppressor / leveler）分佈失衡：孔口補充快、孔內擴散慢，抑制/促進效果在深處失控
- 電流密度/波形不適合高深寬比：過高 DC 電流更容易在孔口堆積；脈衝/反脈衝可改善但參數不對仍會出問題
- 攪拌、流場、濃度梯度導致孔內 Cu²⁺ 或添加劑供給不足
2. 潤濕不良與氣泡殘留（pre-wet/clean failure）
在前處理（去膠/去殘留、活化、pre-wet）不足時：
- 孔壁變得疏水或有有機殘留 → 電解液不易完全進入孔底
- 孔內殘留微氣泡 → 電鍍時被「包封」成 void（這類 void 常見於孔底或側壁局部，形態較不規則）
3.種子層/阻障層不連續（seed discontinuity / barrier issue）
TSV 典型結構：SiO₂ liner + barrier（Ta/TaN、TiN…）+ Cu seed + Cu fill。
若 PVD seed 在高深寬比 via 內覆蓋率不足（尤其孔底、轉角、側壁薄區），會造成：
- 局部無法正常導通電鍍 → 局部不鍍或慢鍍，最後形成側壁空隙、keyhole void、界面剝離型void
- barrier/liner 缺陷則會放大後續擴散與可靠度問題
4.熱處理/熱循環導致的空洞成長（Kirkendall/熱應力驅動）
即使初始填孔看起來「滿」，在後續退火、reflow、封裝熱循環仍可能長出/擴大 void：
- Cu 與界面層（例如 Ni、Sn、IMC）的互擴散速率不同，可能形成 Kirkendall void
- CTE mismatch（Cu vs Si vs dielectric）**造成週期性拉/壓應力；微裂縫或界面脫黏區會「演化」成可觀察的 void
- 電鍍 Cu 內部的 氫/雜質、晶界也可能在退火時促進孔洞聚集（比起「製程當下」更像是「後續長大」）
5.CMP/薄化與封裝製程造成的二次缺陷（揭露或誘發）
在 wafer thinning、TSV reveal、CMP 過程中：
- 原本位於表層附近的 seam/微孔洞被揭露 → 形成開口缺陷或腐蝕起點
- 機械/化學作用使弱界面區擴大成界面 void 或 crack-like void
三、voids 的實質影響（為什麼它很「致命」）
1. 電性失效（Electrical Failure）：電阻上升、訊號完整性變差、甚至開路
- 有效導通截面變小 → via 電阻上升、IR drop 增加
- 在高速訊號TSV：不連續會改變寄生 R/L/C，增加反射與損耗
- 若 void 連成 seam 且貫通 → 直接開路（open）或間歇性接觸不良
2. 熱管理惡化（Thermal Issue）:局部熱阻上升 → 熱點與溫升惡化
Cu TSV 常兼具導熱路徑。void 等同於插入低導熱材料（空氣/殘留液體/氧化物），造成：
- 局部熱阻增加 → hotspot 更集中
- 溫度升高又反過來加速擴散、應力與電遷移 → 可靠度雪崩
3. 機械可靠度下降:應力集中、裂縫萌生、界面脫層
- void 尖端是典型應力集中源（stress concentrator）
- 在熱循環下，界面 void 容易引發 liner crack、delamination、Cu pumping 等問題
- 進一步會影響上層 BEOL/微凸塊結構，造成更大範圍失效
4. 電遷移（Electromigration, EM）與壽命：void 是「加速器」
在大電流 TSV（供電/接地 TSV）：
- void 造成電流擁擠（current crowding） → 局部電流密度飆升
- EM 會優先在這些區域形成空洞擴展，最終斷線。所以即使「初始電阻還OK」，壽命也可能大幅縮短（early-life failure / wear-out 提前）
5.腐蝕與電化學問題：空隙成為污染/濕氣的陷阱
seam 或揭露型 void 會讓殘留電解液、離子污染、濕氣更容易滯留：
- 引發 Cu 腐蝕、介電層劣化、漏電風險
- 封裝後更難排除，屬於長期可靠度隱患
四、TSV void分析技術：SEM + EDS關鍵應用
TSV的voids多源自「高深寬比填孔時的質傳/潤濕/種子層不連續」或「後段熱應力與互擴散造成的空洞長大」，其影響不只讓 via 電阻上升，更會造成熱阻增加與應力集中，進一步加速電遷移、界面脫層與開路等可靠度失效。您可以使用Thermo Scientific 的 Phenom 桌上型掃描式電子顯微鏡來進行失效分析：
SEM（掃描式電子顯微鏡）
- SE模式：觀察表面形貌
- BSE模式：辨識成分差異
- 精準定位void位置與形狀
EDS（能量色散X射线谱）
- 確認void區域「無元素訊號」
- 判斷界面組成（Cu / Sn / Ni / IMC）
兩者結合可提供具工程判讀價值的證據鏈。<延伸閱讀：SEM與EDS全新整合的技術-大幅提升材料分析效率>
五、關鍵技術：Ion Milling樣品製備優勢
在TSV、Cu–Sn–Ni結構中，void的特徵往往是：尺寸小（sub-µm～數 µm）、位於界面、對機械應力極度敏感。在樣品製備時使用TECHNOORG LINDA ion milling智能離子研磨機做為觀測前的最後一道製程，對於 voids 分析極為關鍵。
Ion Milling優勢：
- 低能量寬束氬離子束（Ar ion beam）
- 無機械接觸的方式把截面慢慢「削」出來，而非「磨」出來→ 無機械應力引入
- 保留原始void形貌：避免或消除在前端機械拋光時在界面產生脫層或是人工裂縫；也能避免在錫或銅等軟性金屬中的 voids 在機械拋光時被填平，形成假性連續界面。
因此在樣品製備正確使用ion milling輔助，能使 voids 保持原始幾何樣貌並使界面輪廓保持清楚，確保分析結果「真實且可被客戶接受」。
結論：如何降低TSV Void風險？
綜合製程與分析觀點，建議：
製程優化
- 調整電鍍添加劑與流場設計
- 採用脈衝電鍍（Pulse / Reverse Pulse）
- 強化pre-wet與清潔流程
材料與結構控制
- 提升seed layer覆蓋率（ALD或改良PVD）
- 優化barrier設計
分析與品管
- 導入SEM + EDS標準分析流程
- 使用ion milling樣品製備避免假性缺陷
👉若您在TSV製程或先進封裝分析中遇到：
- 孔洞缺陷無法判定成因
- SEM影像判讀困難
- 樣品製備導致誤判
歡迎進一步洽詢勀傑科技專業團隊提供分析解決方案，協助提升良率與可靠度。
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